本系列的前幾篇文章展示了 IP 的成功集成（尤其是模擬/RF，但也包括數(shù)字）基本上是由芯片開發(fā)團(tuán)隊(duì)從設(shè)計(jì)工作一開始的實(shí)踐就預(yù)先確定的。在 IP 集成期間出現(xiàn)在芯片、封裝和?PCB?級別的問題以信號完整性 (SI) 和電源完整性 (PI) 問題的形式在所有三個域中相互作用。

信號完整性問題包括時序效應(yīng)（源自隨頻率上升而惡化的邊緣速率受損的抖動）以及電磁干擾 (EMI) 等幅度效應(yīng)，包括低頻和高頻的串?dāng)_和諧波。電源完整性問題包括開關(guān)噪聲和串?dāng)_，必須對其進(jìn)行動態(tài)管理，以免影響功能和性能。

這是一個具有挑戰(zhàn)性的情況，因?yàn)樾枰?V?dd隨著更深的亞微米節(jié)點(diǎn)同步下降時保持干凈的功率水平和噪聲容限。人們不能不注意到這些問題之間的許多共性，以及在系統(tǒng)設(shè)計(jì)和集成的所有三個層次上用來減少它們的方法。

圖 1信號和電源完整性問題、它們的起源和解決方法的說明。資料來源：P2F 半

在意識到 IP 集成問題是由未將芯片、封裝和 PCB 設(shè)計(jì)視為一個綜合整體的設(shè)計(jì)方法引起的之后，人們努力開發(fā)一種能夠成功應(yīng)對這種多變量混亂的方法。由此產(chǎn)生了配電網(wǎng)絡(luò)或 PDN 的概念。

配電網(wǎng)

基本概念以通用且一致的阻抗?Z 為中心，它可以作為芯片、封裝和 PBC 的設(shè)計(jì)要求。使用通用公式 Z = delta V（電源噪聲）/I，可以從晶體管電流消耗 I 估計(jì) Z 參數(shù)，該電流假定為常數(shù)。這是整個工作頻率范圍內(nèi)系統(tǒng)所有三個級別的上限。

Z 將根據(jù) R、C、L 和工作頻率的各個因素在所有三個級別上變化。在任何給定的諧振頻率下，上限將由 R 和 L 決定，而下限由 C 決定。每個級別的 RLC 值將取決于該級別的接地平面、使用和大容量或去耦電容器、引腳、走線等的尺寸。

使用 PDN 方法，三個硬件級別之間 EMI 源的共性變得非常明顯。這些普遍問題的一些示例及其補(bǔ)救措施包括：

直流電源和信號遵循阻力最小的路徑；AC 遵循阻抗最小的路徑。

具有不連續(xù)性的電流返回路徑是 EMI 的常見來源。盡管也使用由薄或高介電常數(shù)電介質(zhì)組成的絕緣材料，但經(jīng)常使用去耦帽進(jìn)行管理。

耦合既可以是電容性的，也可以是電感性的，并且隨著頻率的升高而惡化。使用盡可能短的走線到接地參考是必要的。

封裝和 PCB 中的接地層可屏蔽信號層的串?dāng)_并阻止來自 EMI 的噪聲。然而，這兩個級別都面臨接地層和電源層之間頻率相關(guān)諧振的風(fēng)險(xiǎn)，幾乎肯定需要去耦。

封裝中的硅通孔?(TSV) 和模具通孔 (TMV) 已成為所有三個級別串?dāng)_的潛在來源。適當(dāng)?shù)拈g距、信號過孔之間的分散接地過孔、差分信號和到接地參考的最短距離都可以緩解這個問題。這個問題的修復(fù)是針對芯片設(shè)計(jì)的——特別是對于 2.5/3D IC——并且這個問題受到了很多關(guān)注。

大量使用去耦電容會影響所有三個級別的布局規(guī)劃、布局和設(shè)計(jì)選擇，并對成本產(chǎn)生相關(guān)的負(fù)面影響。然而，電感寄生引起的電流變化將取決于芯片級的電流消耗，并且可以從片上穩(wěn)壓器中引出更多的電流——這是非常不受歡迎的事件，因?yàn)槠戏€(wěn)壓器是寄生電容的來源。去耦帽在這里起著至關(guān)重要的作用，因?yàn)樗恰翱沙潆婋姵亍保梢云胶怆娏?。因此，使用解耦帽是不可避免的現(xiàn)實(shí)。

我們可以從上述信息中清楚地看出，成功的芯片、封裝和 PCB 設(shè)計(jì)之間越來越多的相互依賴。

從芯片到封裝再到 PCB

芯片供應(yīng)商前段時間發(fā)現(xiàn)，為芯片構(gòu)建演示板比開發(fā)成熟的系統(tǒng)實(shí)現(xiàn)要簡單得多。然而，在SoC時代，半導(dǎo)體廠商開始意識到自己的領(lǐng)域正在與封裝和PCB快速融合。正如我們現(xiàn)在可以很清楚地看到的那樣，這種融合是由將具有非凡復(fù)雜性和功能性的數(shù)字和模擬 IP 集成到硅片中的需要驅(qū)動的。換句話說：為了在硅片中正確集成系統(tǒng) IP，芯片開發(fā)商實(shí)際上必須成為系統(tǒng)開發(fā)商。

這已成為芯片設(shè)計(jì)團(tuán)隊(duì)擴(kuò)展技能的要求，以便在完整的建模、設(shè)計(jì)、仿真和驗(yàn)證周期中在芯片、封裝和電路板級別進(jìn)行共同開發(fā)。EDA 供應(yīng)商正試圖通過提供新工具和流程以將其納入芯片開發(fā)工具鏈來響應(yīng)這一新興需求。到目前為止，這些產(chǎn)品中還沒有明確的贏家，但該領(lǐng)域的發(fā)展速度非常明顯。圖 2說明了一種非常全面的芯片/封裝/PCB 協(xié)同設(shè)計(jì)方法，包括前端和后端。

圖 2該圖突出了全面的芯片、封裝和 PCB 協(xié)同設(shè)計(jì)方法。資料來源：P2F 半

上述流程的一個重要補(bǔ)充是在連續(xù)的抽象層中合并每個級別的原型設(shè)計(jì)，從高抽象——黑盒建?！街械瘸橄蟆囼?yàn)布局和更完整的芯片塊的粗略布局和布線與物理結(jié)合。封裝和 PCB 的原型設(shè)計(jì)，最后在邏輯設(shè)計(jì)完成時達(dá)到低或零抽象級別。在這里，SoC 設(shè)計(jì)固化，物理設(shè)計(jì)和集成問題占主導(dǎo)地位。通過從一開始就動態(tài)參與所有三個級別之間的協(xié)同設(shè)計(jì)，可以在最終流片之前通過規(guī)劃和優(yōu)化周期解決 IP 集成問題，并且可以避免諸如進(jìn)度延誤和迭代返工之類的困難。

無論任何給定 EDA 工具或流程的有效性如何，在這一點(diǎn)上非常清楚的是，設(shè)計(jì)芯片并集成其數(shù)字和模擬 IP，然后優(yōu)化所選封裝中的芯片放置并進(jìn)而優(yōu)化放置已不再足夠多層 PCB 上的器件，具有連續(xù)完成且相對隔離的連續(xù)階段。獨(dú)立參與每個級別將確保顯著的成本超支、進(jìn)度延遲和浪費(fèi)在重新設(shè)計(jì)上的工作周期。

只有當(dāng)芯片設(shè)計(jì)團(tuán)隊(duì)考慮到 SoC 的“垂直”維度，并在設(shè)計(jì)、仿真和驗(yàn)證流程中包括詳細(xì)的封裝和 PCB 參數(shù)，處理這三者時，半導(dǎo)體數(shù)字和模擬 IP 的集成才能及時、高效并完全成功。級別為一個系統(tǒng)。SoC 開發(fā)不再僅僅是基于硅的學(xué)科。為了正確體現(xiàn)充滿數(shù)字、模擬、射頻和混合信號 IP 模塊的 SoC 的功能豐富性，從現(xiàn)在開始，芯片設(shè)計(jì)團(tuán)隊(duì)將被要求進(jìn)一步侵占系統(tǒng)制造商的工程領(lǐng)域，超越邏輯層面和也進(jìn)入物理。

Kedar Patankar 是 P2F Semi 的首席技術(shù)官 (CTO)，是半導(dǎo)體行業(yè)的資深人士，在設(shè)計(jì)、開發(fā)和客戶關(guān)系方面擁有 23 年的經(jīng)驗(yàn)。