通常，電源完整性是一個(gè)整體的概念，"完整性"這個(gè)詞傳達(dá)了以下幾個(gè)方面的含義：

(1) 全面性和全面考慮：完整性意味著考慮到系統(tǒng)中的各個(gè)方面，包括電源的設(shè)計(jì)、電源線路、電源傳遞、電源管理等。它要求在整個(gè)系統(tǒng)中都要有足夠的關(guān)注，確保電源在所有關(guān)鍵部分都能夠正常工作。

(2) 健壯性：完整性還涵蓋了系統(tǒng)對(duì)于外部擾動(dòng)和變化的適應(yīng)能力。一個(gè)具有良好電源完整性的系統(tǒng)能夠在電壓波動(dòng)、電流變化、電磁干擾等不利因素的影響下，仍能保持其功能的穩(wěn)定性。

(3) 系統(tǒng)的整體穩(wěn)定性：這個(gè)詞語強(qiáng)調(diào)了電源系統(tǒng)作為整體的穩(wěn)定性。這包括了在供電方面的可靠性，以及確保整個(gè)系統(tǒng)在正常和異常情況下都能夠保持其性能水平。

(4) 功能的保持：完整性還涉及到確保系統(tǒng)的各個(gè)功能在各種條件下都能夠得以維持。這包括了對(duì)電子設(shè)備、計(jì)算機(jī)系統(tǒng)或其他依賴電源的設(shè)備而言，電源完整性直接關(guān)系到這些設(shè)備的可靠性和穩(wěn)定性。

電源的完整性是為確認(rèn)電源來源及目的端的電壓和電流是否符合需求。電源完整性在現(xiàn)今的電子產(chǎn)品中相當(dāng)重要，涉及芯片層面、芯片封裝層面、電路板層面及系統(tǒng)層面。

電源完整性的結(jié)果是否滿足要求，是由三個(gè)部分綜合決定的，即供電模塊、傳輸路徑和用電端。我們?cè)O(shè)計(jì)電源電路的時(shí)候，對(duì)電源的要求是低噪聲、低紋波，且輸出電壓準(zhǔn)確、穩(wěn)定，從而能夠盡可能地減少干擾引入。

保證電源完整性，最終是保障用電芯片的噪聲裕量[51][xz2]。電源噪聲的裕量計(jì)算的過程如下。

(1)芯片的規(guī)格書會(huì)給一個(gè)規(guī)范值，通常是5%；要考慮到穩(wěn)壓芯片直流輸出誤差，一般是±2.5%，因此電源噪聲峰值幅度不超過±2.5%。

(2)如芯片的工作電壓范圍是3.13~3.47V，穩(wěn)壓芯片標(biāo)出輸出電壓是3.3V，安裝在電路板后的輸出電壓是3.36V。容許的電壓的變化范圍是3.47-3.36=0.11V。穩(wěn)壓芯片輸出精度是±1%，即3.36* ±1%=±0.0336V。電源的噪聲裕量為0.11-0.0336=0.0764V，即76.4mV。

在計(jì)算電源的噪聲裕量時(shí)，有以下幾點(diǎn)需要注意。

（1）穩(wěn)壓芯片的輸出電壓的精確值是多少。

（2）電源的工作環(huán)境的是不是穩(wěn)壓芯片所推薦的環(huán)境。

（3）負(fù)載情況是怎么樣的，這對(duì)穩(wěn)壓芯片的輸出也有影響。

（4）電源噪聲最終會(huì)影響到信號(hào)質(zhì)量。而信號(hào)上的噪聲來源不僅僅是電源噪聲，反射、串?dāng)_等信號(hào)完整性問題也會(huì)在信號(hào)上疊加。因此不能把所有噪聲裕量的要求都是通過提高電源輸出的噪聲來實(shí)現(xiàn)。

（5）不同的電壓等級(jí)對(duì)電源噪聲要求也不樣，電壓越小噪聲余量越小。模擬電路對(duì)電源要求更高。

最終我們要求在用電器件的接收端接受到良好質(zhì)量的電源，我們需要整個(gè)電源平面的所有的噪聲。對(duì)于電源的噪聲來源：穩(wěn)壓芯片輸出的電壓不是恒定的，會(huì)有一定的紋波；穩(wěn)壓電源無法實(shí)時(shí)響應(yīng)負(fù)載對(duì)于電流需求的快速變化。穩(wěn)壓電源響應(yīng)的頻率一般在200kHz以內(nèi)，能做正確的響應(yīng)，超過了這個(gè)頻率則在電源的輸出短引腳處出現(xiàn)電壓跌落；負(fù)載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗產(chǎn)生壓降；外部的干擾。

此處提到“負(fù)載瞬態(tài)電流”，這個(gè)問題不是由電源輸出端的電源模塊或者電源芯片所產(chǎn)生，而是由用電負(fù)載自身的負(fù)載變化所產(chǎn)生，這個(gè)負(fù)載變化又是由于大量數(shù)字信號(hào)在“跳變”所產(chǎn)生。集成電路是由無數(shù)的邏輯門電路組成，基本的輸出單元我們可以看成是CMOS反相器，如圖13.1所示。

圖 13.1 CMOS輸出的電流示意圖

當(dāng)控制信號(hào)是一個(gè)低電平的時(shí)候，上面PMOS打開，此時(shí)輸出是高電平。打開的瞬間，VCC通過LVCC和R，對(duì)芯片B的輸入管腳進(jìn)行充電。當(dāng)控制信號(hào)是一個(gè)高電平的時(shí)候，下面的NMOS打開，此時(shí)輸出的是低電平。打開的瞬間，芯片B的輸入管腳儲(chǔ)存的電量經(jīng)過NMOS進(jìn)行放電。在CMOS反相器輸出狀態(tài)發(fā)生變化的時(shí)候，流過的電流正是變化的電流。

于是，在走線、過孔、平面層和封裝（鍵合引線、引腳）等這些具有電感的鏈接部件上，便會(huì)感應(yīng)出電壓。例如標(biāo)準(zhǔn)的GND地電位應(yīng)該是0V，但是芯片與地之間的鏈接部件存在電感，就會(huì)感應(yīng)出電壓VGND，那么芯片上的“地”電位就被抬高了，高于0V。如圖13.2所示，當(dāng)CMOS輸出信號(hào)同時(shí)從低電平到高電平切換時(shí)，VCC上會(huì)觀測(cè)到一個(gè)負(fù)電壓的噪聲，同時(shí)也會(huì)影響到GND，并有可能引起一個(gè)振蕩。當(dāng)輸出信號(hào)從高電平到低電平切換時(shí)，GND上會(huì)觀測(cè)到一個(gè)正電壓的噪聲，同時(shí)也會(huì)影響到VCC,并有可能引起一個(gè)振蕩。

圖 13.2 CMOS輸出變換電壓導(dǎo)致的電源和GND的電壓變化

一個(gè)CMOS會(huì)造成這樣的干擾，如果有很多CMOS同時(shí)工作，用電器件對(duì)電源平面和GND地平面造成的干擾會(huì)很嚴(yán)重。這就是隨著芯片的管腳越來越多，電流越來越大，集成度越來越高造成的我們不得不非常重視電源完整性。

（1）芯片的集成度越來越大，芯片內(nèi)部晶體管數(shù)量也越來越大；晶體管組成內(nèi)部的門電路組合邏輯 延遲線 狀態(tài)機(jī)及其它邏輯。

（2）芯片外部電源引腳提供給內(nèi)部晶體管一個(gè)公共的電源節(jié)點(diǎn)，當(dāng)晶體管狀態(tài)轉(zhuǎn)換時(shí)必然引起電源噪聲在芯片內(nèi)部傳遞。

（3）內(nèi)部晶體管工作需要內(nèi)核時(shí)鐘或是外部時(shí)鐘同步，但是由于內(nèi)部延遲及各個(gè)晶體管不可能嚴(yán)格同步，造成部分晶體管完成狀態(tài)轉(zhuǎn)換，另一部分可能處于轉(zhuǎn)換狀態(tài)，這樣一來處于高電平門電路的電源噪聲會(huì)傳到其它門電路的輸入部分。

經(jīng)過上面分析，大家也非常能夠理解，為什么要將去耦電容靠近用電器件的電源管腳放置了。

去耦電容（decoupling capacitor）通常被用于電源系統(tǒng)中，目的是提供對(duì)電源噪聲的短時(shí)、高頻響應(yīng)，以維持穩(wěn)定的電源電壓供應(yīng)給集成電路（IC）或其他用電器件。將去耦電容放置在靠近用電器件的位置有幾個(gè)關(guān)鍵的理由：

1. 降低電感效應(yīng)：在電源供電線路中，電源線和地線都有一定的電感。當(dāng)用電器件瞬時(shí)需要大電流時(shí)，由于電感的存在，線路中會(huì)產(chǎn)生電壓降，導(dǎo)致用電器件供電電壓下降。通過在用電器件附近放置去耦電容，可以在用電瞬間提供瞬時(shí)電流，抵消電感引起的電壓降。

2. 降低電源回路的阻抗：去耦電容在高頻上具有較低的阻抗。將去耦電容放置在用電器件附近，可以降低電源回路的總阻抗，使電源更容易提供瞬時(shí)高頻電流需求。

3. 減小電壓波動(dòng)的傳播：電源線路上的電壓波動(dòng)會(huì)沿著線路傳播。通過將去耦電容靠近用電器件，可以減小電壓波動(dòng)的傳播距離，確保用電器件獲得更穩(wěn)定的電源電壓。

4. 最小化電源噪聲對(duì)鄰近電路的影響：去耦電容可以吸收電源線上的噪聲，防止噪聲通過電源線傳播到鄰近的電路。這對(duì)于保持鄰近電路的穩(wěn)定性和性能至關(guān)重要。

因此，為了最大程度地提高去耦電容的效果，它通常被放置在用電器件附近，以確保對(duì)瞬時(shí)電流需求的快速響應(yīng)，并最小化電源系統(tǒng)中的電感和電阻的影響。

小封裝和小容值的去耦電容更應(yīng)該靠近電源管腳的主要原因與這些電容的高頻響應(yīng)和電流傳輸?shù)奶匦杂嘘P(guān)。

高頻響應(yīng)：小封裝和小容值的電容通常在高頻范圍內(nèi)具有更好的響應(yīng)特性。由于高頻信號(hào)的波長短，電容的物理尺寸和電感對(duì)其阻抗的影響較小。因此，小型電容更能夠提供對(duì)高頻噪聲的有效去耦。

電流傳輸速度：小封裝的電容通常具有較低的等效電感，使其能夠更快地傳輸電流。在高頻情況下，電流需要迅速響應(yīng)用電器件的需求。通過將小電容靠近電源管腳，可以降低電流路徑的電感，提高對(duì)瞬時(shí)電流需求的快速響應(yīng)能力。

電源噪聲的局部處理：小容值的電容主要用于處理局部的、瞬時(shí)的高頻噪聲。通過將這些電容靠近電源管腳，可以在電源引入電路板或芯片的地方提供即時(shí)的去耦效果，而不是在較遠(yuǎn)的位置。這有助于保持用電器件的電源穩(wěn)定性，減小對(duì)整個(gè)電路的影響。

采用小封裝和小容值的去耦電容靠近電源管腳，有助于優(yōu)化高頻噪聲去耦效果，并提供對(duì)瞬時(shí)電流需求的快速響應(yīng)。這樣的設(shè)計(jì)有助于維持用電器件的穩(wěn)定性和性能。

用一個(gè)電容組合的例子。這個(gè)組合使用的電容為：2個(gè)680uf鉭電容，7個(gè)2.2uf陶瓷電容（0805封裝），13個(gè)0.22uf陶瓷電容（0603封裝），26個(gè)0.022uf陶瓷電容（0402）。圖中上部平坦的曲線是680uf電容的阻抗曲線，其它三個(gè)容值的曲線為為圖中三個(gè)V字曲線，從左到右2.2uf →0.22uf→ 0.022uf?？偟淖杩骨€為底部粗包路線。

這個(gè)組合實(shí)現(xiàn)了在500K到150M范圍內(nèi)保持阻抗在33毫歐以下，到500M處，阻抗上升到110毫歐，從圖中看反諧振點(diǎn)控制的很低。