簡介

在先進工藝節(jié)點中，無源器件和互連結(jié)構(gòu)的電磁仿真對IC設(shè)計人員來說是一個巨大的挑戰(zhàn)。而要解決這些挑戰(zhàn)，以下幾個技術(shù)是最常被探討的：一個整合的設(shè)計環(huán)境，使電磁仿真工具能夠無縫接入現(xiàn)有的設(shè)計平臺中；在設(shè)計階段中實現(xiàn)快速無源器件建模和合成；在簽核sign-off 階段實現(xiàn)精確驗證，同時能把封裝的影響考慮進來。

在本文中，演示了IRIS-HFSS整合流程，它無縫地集成在Cadence Virtuoso平臺中（如圖1所示）。在設(shè)計階段，IRIS和iModeler采用加速矩量法（MOM）引擎和人工神經(jīng)網(wǎng)絡(luò)(ANN)技術(shù)，實現(xiàn)了快速無源器件仿真和合成；在簽核階段，把HFSS集成進來實現(xiàn)精確驗證以及芯片封裝聯(lián)合仿真。

Figure1 Combined IRIS-HFSS flow for IC designers

集成在Virtuoso中的IRIS

IRIS為IC設(shè)計人員提供了一種在主流設(shè)計環(huán)境中運行復(fù)雜的3D EM分析的簡單方法。IRIS基于加速矩量法(MoM)的全波電磁求解器引擎已在多個先進工藝節(jié)點上驗證了其準確性。Virtuoso無縫集成的形式避免了在設(shè)計環(huán)境和仿真環(huán)境之間轉(zhuǎn)換時可能出現(xiàn)的各種問題，使得IC設(shè)計人員可以采用自動化的方式實現(xiàn)EM分析。

Figure2 Virtuoso-integrated IRIS interface

支持先進工藝節(jié)點

先進工藝節(jié)點對EM精確仿真提出了巨大挑戰(zhàn)。先進工藝中線寬和線距的變化對金屬電阻率（rho-table）和布局效應(yīng)（bias-table）比較敏感，這對仿真精確度是至關(guān)重要的。舉例來說，如果不考慮bias-table效應(yīng)，momcap的電容值可能被低估超過20%。IRIS支持晶圓廠工藝文件中定義的rho-table和bias-table，以實現(xiàn)無源器件的精確建模和仿真結(jié)果。

Figure3 Width-and-spacing effect on a momcap

IRIS-to-HFSS

IRIS-to-HFSS接口為IC設(shè)計人員提供了一種途徑，可以使用行業(yè)標準的HFSS來驗證他們的無源模型。通過自動化的IRIS-to-HFSS接口，可以簡化HFSS項目的建立，它不僅提供了IRIS內(nèi)置的功能，如rho-table、bias-table和via defeaturing，而且還提供了HFSS的一些相關(guān)特性，如自動薄層合并、端口定義和Q3D去嵌等。通過在HFSS 3D Layout中導(dǎo)出，還可以實現(xiàn)芯片與封裝的協(xié)同仿真。IRIS-HFSS流程已通過多個晶圓廠工藝節(jié)點認證。

Figure4 IRIS-to-HFSS interface

結(jié)論

本文演示了IRIS-HFSS整合流程，此流程涵蓋了高級工藝節(jié)點上的設(shè)計和驗證的整個過程， 它可以顯著縮短IC設(shè)計人員的設(shè)計周期。

Figure5 IRIS,HFSS and Measurement Correlation